Sojus07/hackrf
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Fix for IQ problem for ADC:

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RX samples are ordered I0,Q1,I1,Q2,I2,... where they should be I0,Q0,I1,Q1,I2,Q2,...
This fix also alias/ghost problems to be confirmed on other boards/more tests...
Drawback now IQ is QI, will be fixed/swapped in LPC4330 SGPIO code.
This commit is contained in:
TitanMKD
2013-04-04 00:55:51 +02:00
parent 281c8701f8
commit fa47f8af8c
5 changed files with 376 additions and 364 deletions
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472
hardware/jellybean/sgpio_if/default.svf
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BIN
hardware/jellybean/sgpio_if/default.xsvf
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Binary file not shown.

16
hardware/jellybean/sgpio_if/sgpio_if.xise
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@ -9,22 +9,22 @@
<!-- along with the project source files, is sufficient to open and -->
<!-- implement in ISE Project Navigator. -->
<!-- -->
<!-- Copyright (c) 1995-2011 Xilinx, Inc. All rights reserved. -->
<!-- Copyright (c) 1995-2012 Xilinx, Inc. All rights reserved. -->
</header>
<version xil_pn:ise_version="13.4" xil_pn:schema_version="2"/>
<version xil_pn:ise_version="14.1" xil_pn:schema_version="2"/>
<files>
<file xil_pn:name="top.vhd" xil_pn:type="FILE_VHDL">
<association xil_pn:name="BehavioralSimulation" xil_pn:seqID="1"/>
<association xil_pn:name="Implementation" xil_pn:seqID="1"/>
</file>
<file xil_pn:name="top.ucf" xil_pn:type="FILE_UCF">
<association xil_pn:name="Implementation" xil_pn:seqID="0"/>
</file>
<file xil_pn:name="top_tb.vhd" xil_pn:type="FILE_VHDL">
<association xil_pn:name="BehavioralSimulation" xil_pn:seqID="2"/>
<association xil_pn:name="PostRouteSimulation" xil_pn:seqID="38"/>
<association xil_pn:name="PostRouteSimulation" xil_pn:seqID="2"/>
</file>
<file xil_pn:name="top.ucf" xil_pn:type="FILE_UCF">
<association xil_pn:name="Implementation" xil_pn:seqID="0"/>
</file>
</files>
@ -97,6 +97,9 @@
<property xil_pn:name="Keep Hierarchy" xil_pn:value="No" xil_pn:valueState="default"/>
<property xil_pn:name="Keep Hierarchy CPLD" xil_pn:value="Yes" xil_pn:valueState="default"/>
<property xil_pn:name="Language" xil_pn:value="VHDL" xil_pn:valueState="default"/>
<property xil_pn:name="Last Applied Goal" xil_pn:value="Balanced" xil_pn:valueState="default"/>
<property xil_pn:name="Last Applied Strategy" xil_pn:value="Xilinx Default (unlocked)" xil_pn:valueState="default"/>
<property xil_pn:name="Last Unlock Status" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Launch SDK after Export" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Library for Verilog Sources" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Load glbl" xil_pn:value="true" xil_pn:valueState="default"/>
@ -200,6 +203,7 @@
<property xil_pn:name="Use Smart Guide" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use Synthesis Constraints File" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Use Timing Constraints" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="User Browsed Strategy Files" xil_pn:value="E:/Xilinx/14.1/ISE_DS/ISE/data/default.xds" xil_pn:valueState="non-default"/>
<property xil_pn:name="VHDL Source Analysis Standard" xil_pn:value="VHDL-93" xil_pn:valueState="default"/>
<property xil_pn:name="Value Range Check" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Verilog 2001 Xst" xil_pn:value="true" xil_pn:valueState="default"/>

200
hardware/jellybean/sgpio_if/top.jed
View File

@ -1,5 +1,5 @@
Programmer Jedec Bit Map
Date Extracted: Thu Feb 14 11:55:50 2013
Date Extracted: Wed Apr 03 20:29:28 2013
QF25812*
QP100*
@ -7,7 +7,7 @@ QV0*
F0*
X0*
J0 0*
N VERSION O.87xd*
N VERSION P.15xf*
N DEVICE XC2C64A-7-VQ100*
Note Block 0 *
@ -16,21 +16,21 @@ L000000 1111111111111111*
L000016 1111111111111111*
L000032 1111111111111111*
L000048 1111111111111111*
L000064 1111111111111111*
L000080 1111111111111111*
L000096 1111111111111111*
L000112 1111111111111111*
L000128 1111111111111111*
L000144 1111111111111111*
L000160 1111111111111111*
L000176 1111111111111111*
L000192 1111111111111111*
L000064 1111111010110111*
L000080 1111111011010111*
L000096 1111111010110111*
L000112 1110011011111111*
L000128 1111111010110111*
L000144 1111111010110111*
L000160 1111111010110111*
L000176 1111111011010111*
L000192 1111111011010111*
L000208 1111111111111111*
L000224 1111111111111111*
L000240 1111111111111111*
L000240 1111111011010111*
L000256 1111111111111111*
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L000288 1111111111111111*
L000288 1111111011110011*
L000304 1111111111111111*
L000320 1111111111111111*
L000336 1111111111111111*
@ -44,7 +44,7 @@ L000448 1111111111111111*
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L000512 1111111011100111*
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L000544 1111111111111111*
L000560 1111111111111111*
@ -61,7 +61,7 @@ L000880 111111111111111111111111111111111111111111111111111111111111111111111111
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L001040 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
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L001440 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
@ -79,37 +79,37 @@ L002320 111111111111111111111111111111111111111111111111111111111111111111111111
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L002480 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
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L002880 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
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Note Block 0 PLA OR array *
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L016256 11111111111111111111111111011111111111111111111111111111111111111111111111111111*
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L016496 01111111111111111111111111111111111111111111111111111111111111111111111111111111*
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@ -459,13 +459,13 @@ L017136 111111111111111111111111111111111111111111111111111111111111111111111111
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Note Block 2 PLA OR array *
L018016 0111111111111111*
@ -529,20 +529,20 @@ Note Block 2 I/O Macrocell Configuration 27 bits *
N Aclk ClkOp Clk:2 ClkFreq R:2 P:2 RegMod:2 INz:2 FB:2 InReg St XorIn:2 RegCom Oe:4 Tm Slw Pu*
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L019074 000001111001111101010000001*
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L019317 000001111001111101010000001*
Note Block 3 *
Note Block 3 ZIA *
@ -753,5 +753,5 @@ L025810 0*
Note I/O Bank 1 Vcco *
L025811 0*
C0AA3*
D0B9
CFE0C*
D09F

52
hardware/jellybean/sgpio_if/top.vhd
View File

@ -1,22 +1,23 @@
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-- Copyright 2013 Benjamin Vernoux
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-- Boston, MA 02110-1301, USA.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
@ -62,7 +63,7 @@ architecture Behavioral of top is
begin
B1AUX <= (others => '0');
B2AUX <= (others => '0');
--B2AUX <= (others => '0');
------------------------------------------------
-- Codec interface
@ -93,6 +94,7 @@ begin
transfer_direction_i <= to_dac when HOST_DIRECTION = '1'
else from_adc;
B2AUX <= HOST_DATA & host_clk_i & host_data_enable_i & host_data_capture_o & "00000";
------------------------------------------------
process(host_clk_i)
@ -116,9 +118,15 @@ begin
process(host_clk_i, codec_clk_i)
begin
if rising_edge(host_clk_i) then
if codec_clk_i = '1' then
host_data_capture_o <= host_data_enable_i;
end if;
if transfer_direction_i = to_dac then
if codec_clk_i = '1' then
host_data_capture_o <= host_data_enable_i;
end if;
else
if codec_clk_i = '0' then
host_data_capture_o <= host_data_enable_i;
end if;
end if;
end if;
end process;