CPLD: Finish fixing up timing re-validation for RX and TX.

firmware/cpld/sgpio_if/top.jed

@@ -1,5 +1,5 @@
 Programmer Jedec Bit Map
-Date Extracted: Mon May 15 14:19:25 2017
+Date Extracted: Mon Jan 21 16:17:38 2019
 
 QF25812*
 QP100*
@@ -13,22 +13,22 @@ N DEVICE XC2C64A-7-VQ100*
 Note Block 0 *
 Note Block 0 ZIA *
 L000000 1111111111111111*
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 Note Block 0 PLA AND array *
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+L000640 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
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+L000720 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
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 L002960 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L003040 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
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 L003280 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
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 L003440 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L003520 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
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 Note Block 1 *
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 Note Block 1 PLA AND array *
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+L007168 11111111111011111111111111111111111111111111111111111111111111111111111111111111*
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 L016736 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
@@ -459,13 +459,13 @@ L017136 111111111111111111111111111111111111111111111111111111111111111111111111
 L017216 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L017296 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L017376 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
-L017456 11111111111111111111011111111111111111111111111111111111111111111111111111111111*
+L017456 11111111011011111111111111111111111111111111111111111111111111111111111111111111*
 L017536 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L017616 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
-L017696 11111111111111111111110111111111111111111111111111111111111111111111111111111111*
+L017696 11111111111011111111111111011111111111111111111111111111111111111111111111111111*
 L017776 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L017856 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
-L017936 11111111111111111111111111111101111111111111111111111111111111111111111111111111*
+L017936 11111111111011111101111111111111111111111111111111111111111111111111111111111111*
 
 Note Block 2 PLA OR array *
 L018016 0111111111111111*
@@ -474,16 +474,16 @@ L018048 0111111111111111*
 L018064 0111111111111111*
 L018080 0111111111111111*
 L018096 0111111111111111*
-L018112 1101011100111000*
+L018112 1101010100111000*
 L018128 1111111111111111*
-L018144 1111110111111111*
+L018144 1101111111111111*
-L018160 1111110111111111*
+L018160 1111011111111111*
-L018176 1111110111111111*
+L018176 1111111101111111*
-L018192 1111111111111111*
+L018192 1111111110111111*
-L018208 1111111111111111*
+L018208 1111111111111011*
-L018224 1111111111111111*
+L018224 1111111111111101*
-L018240 1111111111111111*
+L018240 1111111111111110*
-L018256 1111111111111111*
+L018256 1111110111111111*
 L018272 1111111111111111*
 L018288 1111111111111111*
 L018304 1111111111111111*
@@ -528,21 +528,21 @@ L018896 1111111111111111*
 Note Block 2 I/O Macrocell Configuration 27 bits *
 N Aclk ClkOp Clk:2 ClkFreq R:2 P:2 RegMod:2 INz:2 FB:2 InReg St XorIn:2 RegCom Oe:4 Tm Slw Pu*
 L018912 000101111001110100000000011*
-L018939 000001111000011100011111100*
+L018939 000001111000011100011111000*
-L018966 000101111000011101001000111*
+L018966 000101111000010101001000011*
 L018993 000001111001111110011111100*
-L019020 000101111000011101001000111*
+L019020 000101111000010101001000011*
 L019047 000001111001111110011111100*
-L019074 000101111000011100001000111*
+L019074 000101111000010101001000011*
-L019101 000001111000011100011111100*
+L019101 000001111000011100011111000*
-L019128 000101111000011101001000111*
+L019128 000101111000010101001000011*
-L019155 000101111000011101001000111*
+L019155 000101111000010101001000011*
-L019182 000001111000011100011111100*
+L019182 000001111000011100011111000*
-L019209 000001111000011100011111100*
+L019209 000001111000011100011111000*
 L019236 000001111001111110011111100*
-L019263 000101111000011101001000111*
+L019263 000101111000010101001000011*
-L019290 000101111000011101001000111*
+L019290 000101111000010101001000011*
-L019317 000101111000011101001000111*
+L019317 000101111000010101001000011*
 
 Note Block 3 *
 Note Block 3 ZIA *
@@ -705,14 +705,14 @@ L025344 1111111111111111*
 
 Note Block 3 I/O Macrocell Configuration 27 bits *
 N Aclk ClkOp Clk:2 ClkFreq R:2 P:2 RegMod:2 INz:2 FB:2 InReg St XorIn:2 RegCom Oe:4 Tm Slw Pu*
-L025360 000001111000011100011111100*
+L025360 000101111001110000011111001*
-L025387 000001111000011100011111100*
+L025387 000101111001110000011111001*
-L025414 000001111000011100011111100*
+L025414 000101111001110000011111001*
-L025441 000001111000011100011111100*
+L025441 000101111001110000011111001*
-L025468 000001111000011100011111100*
+L025468 000101111001110000011111001*
-L025495 000001111000011100011111100*
+L025495 000101111001110000011111001*
-L025522 000001111000011100011111100*
+L025522 000101111001110000011111001*
-L025549 000001111000011100011111100*
+L025549 000101111001110000011111001*
 L025576 000001111001111110011111100*
 L025603 000001111001111110011111100*
 L025630 000001111001111110011111100*
@@ -733,13 +733,13 @@ Note Global OE Mux *
 L025797 11111111*
 
 Note Global Termination *
-L025805 0*
+L025805 1*
 
 Note Input Voltage Standard for IOB *
-L025806 1*
+L025806 0*
 
 Note Output Voltage Standard for IOB *
-L025807 1*
+L025807 0*
 
 Note I/O Bank 0 Vcci *
 L025808 0*
@@ -753,5 +753,5 @@ L025810 0*
 Note I/O Bank 1 Vcco *
 L025811 0*
 
-C0AA8*
+C035D*
-AABC
+AA97

firmware/cpld/sgpio_if/top.vhd

@@ -47,7 +47,8 @@ entity top is
 end top;
 
 architecture Behavioral of top is
-    signal codec_clk_i : std_logic;
+    signal codec_clk_rx_i : std_logic;
+    signal codec_clk_tx_i : std_logic;
     signal adc_data_i : std_logic_vector(7 downto 0);
     signal dac_data_o : std_logic_vector(9 downto 0);
 
@@ -91,7 +92,6 @@ begin
     
     HOST_DATA <= data_to_host_o when transfer_direction_i = from_adc
                                 else (others => 'Z');
-    data_from_host_i <= HOST_DATA;
 
     HOST_CAPTURE <= host_data_capture_o;
 	 host_sync_enable <= HOST_SYNC_EN;
@@ -106,36 +106,32 @@ begin
         
     q_invert <= HOST_Q_INVERT;
     rx_q_invert_mask <= X"80" when q_invert = '1' else X"7f";
-    tx_q_invert_mask <= X"7F" when q_invert = '1' else X"80";
+    tx_q_invert_mask <= X"7f" when q_invert = '1' else X"80";
     
     process(host_clk_i)
     begin
         if rising_edge(host_clk_i) then
-            codec_clk_i <= CODEC_CLK;
+            codec_clk_rx_i <= CODEC_CLK;
+            adc_data_i <= DA(7 downto 0);
             if (transfer_direction_i = from_adc) then
-                adc_data_i <= DA(7 downto 0);
+                if codec_clk_rx_i = '1' then
+                    -- I: non-inverted between MAX2837 and MAX5864
+                    data_to_host_o <= adc_data_i xor X"80";
+                else
+                    -- Q: inverted between MAX2837 and MAX5864
+                    data_to_host_o <= adc_data_i xor rx_q_invert_mask;
+                end if;
             end if;
         end if;
     end process;
     
     process(host_clk_i)
     begin
-        if rising_edge(host_clk_i) then
+        if falling_edge(host_clk_i) then
-            if codec_clk_i = '1' then
+            codec_clk_tx_i <= CODEC_CLK;
-                -- I: non-inverted between MAX2837 and MAX5864
+            data_from_host_i <= HOST_DATA;
-                data_to_host_o <= adc_data_i xor X"80";
-            else
-                -- Q: inverted between MAX2837 and MAX5864
-                data_to_host_o <= adc_data_i xor rx_q_invert_mask;
-            end if;
-        end if;
-    end process;
-    
-    process(host_clk_i)
-    begin
-        if rising_edge(host_clk_i) then
             if transfer_direction_i = to_dac then
-                if codec_clk_i = '1' then
+                if codec_clk_tx_i = '1' then
                     dac_data_o <= (data_from_host_i xor tx_q_invert_mask) & tx_q_invert_mask(0) & tx_q_invert_mask(0);
                 else
                     dac_data_o <= (data_from_host_i xor X"80") & "00";
@@ -162,11 +158,11 @@ begin
     begin
         if rising_edge(host_clk_i) then
             if transfer_direction_i = to_dac then
-                if codec_clk_i = '1' then
+                if codec_clk_tx_i = '1' then
                     host_data_capture_o <= host_data_enable_i and (host_sync_latched or not host_sync_enable);
                 end if;
             else
-                if codec_clk_i = '1' then
+                if codec_clk_rx_i = '1' then
                     host_data_capture_o <= host_data_enable_i and (host_sync_latched or not host_sync_enable);
                 end if; 
             end if;