Merge remote-tracking branch 'jboone/cpld_fixes'

firmware/common/sgpio.c

@@ -157,7 +157,7 @@ void sgpio_configure(
 	const uint_fast8_t pos = config->slice_mode_multislice ? 0x1f : 0x03;
 	const bool single_slice = !config->slice_mode_multislice;
 	const uint_fast8_t slice_count = config->slice_mode_multislice ? 8 : 1;
-	const uint_fast8_t clk_capture_mode = (direction == SGPIO_DIRECTION_TX) ? 0 : 1;
+	const uint_fast8_t clk_capture_mode = (direction == SGPIO_DIRECTION_TX) ? 0 : 0;
 	
 	uint32_t slice_enable_mask = 0;
 	/* Configure Slice A, I, E, J, C, K, F, L (sgpio_slice_mode_multislice mode) */

firmware/common/si5351c.c

@@ -185,8 +185,8 @@ void si5351c_configure_clock_control(si5351c_driver_t* const drv, const enum pll
 	/* Clock to CPU is deactivated as it is not used and creates noise */
 	/* External clock output is deactivated as it is not used and creates noise */
 	uint8_t data[] = {16
-	,SI5351C_CLK_FRAC_MODE | SI5351C_CLK_PLL_SRC(pll) | SI5351C_CLK_SRC(SI5351C_CLK_SRC_MULTISYNTH_SELF) | SI5351C_CLK_IDRV(SI5351C_CLK_IDRV_2MA)
+	,SI5351C_CLK_FRAC_MODE | SI5351C_CLK_PLL_SRC(pll) | SI5351C_CLK_SRC(SI5351C_CLK_SRC_MULTISYNTH_SELF) | SI5351C_CLK_IDRV(SI5351C_CLK_IDRV_8MA)
-	,SI5351C_CLK_INT_MODE | SI5351C_CLK_PLL_SRC(pll) | SI5351C_CLK_SRC(SI5351C_CLK_SRC_MULTISYNTH_0_4) | SI5351C_CLK_IDRV(SI5351C_CLK_IDRV_2MA)
+	,SI5351C_CLK_INT_MODE | SI5351C_CLK_PLL_SRC(pll) | SI5351C_CLK_SRC(SI5351C_CLK_SRC_MULTISYNTH_0_4) | SI5351C_CLK_IDRV(SI5351C_CLK_IDRV_2MA) | SI5351C_CLK_INV
 	,SI5351C_CLK_INT_MODE | SI5351C_CLK_PLL_SRC(pll) | SI5351C_CLK_SRC(SI5351C_CLK_SRC_MULTISYNTH_0_4) | SI5351C_CLK_IDRV(SI5351C_CLK_IDRV_2MA)
 	,SI5351C_CLK_POWERDOWN | SI5351C_CLK_INT_MODE /*not connected, but: plla int mode*/
 	,SI5351C_CLK_INT_MODE | SI5351C_CLK_PLL_SRC(pll) | SI5351C_CLK_SRC(SI5351C_CLK_SRC_MULTISYNTH_SELF) | SI5351C_CLK_IDRV(SI5351C_CLK_IDRV_6MA) | SI5351C_CLK_INV

firmware/cpld/sgpio_if/Makefile

@@ -0,0 +1,47 @@
+# xst -intstyle ise -ifn top.xst -ofn top.syr
+# ngdbuild -intstyle ise -dd _ngo -uc top.ucf -p xc2c64a-VQ100-7 top.ngc top.ngd
+# cpldfit -intstyle ise -p xc2c64a-7-VQ100 -ofmt vhdl -optimize density -loc on -slew slow -init low -inputs 32 -pterms 28 -unused pullup -terminate float -iostd LVCMOS33 top.ngd
+# tsim -intstyle ise top top.nga
+# taengine -intstyle ise -f top -l top.tim -e {taengine.err}
+# hprep6 -s IEEE1149 -i top
+# vhdtdtfi -prj sgpio_if -o top.vhi -module top -template /opt/Xilinx/14.7/ISE_DS/ISE/data/vhdlinst.tft -deleteonerror -lib work top.vhd
+
+DESIGN=top
+
+DEVICE=xc2c64a
+DEVICE_SPEED=7
+DEVICE_PACKAGE=VQ100
+
+OUTFILES_XST=$(DESIGN).ngc $(DESIGN).syr $(DESIGN).ngr $(DESIGN)_xst.xrpt $(DESIGN).lso _xmsgs/xst.xmsgs
+OUTFILES_NGDBUILD=$(DESIGN).ngd $(DESIGN).bld $(DESIGN)_ngdbuild.xrpt _xmsgs/ngdbuild.xmsgs _ngo/netlist.lst xlnx_auto_0_xdb/cst.xbcd
+OUTFILES_CPLDFIT=$(DESIGN).vm6 $(DESIGN).tspec t6.phd t6.dat t55.phd t55.dat t1.phd t1.dat $(DESIGN).log $(DESIGN).chk $(DESIGN).rpt $(DESIGN).xml $(DESIGN)_build.xml $(DESIGN).pad $(DESIGN)_pad.csv $(DESIGN).pnx $(DESIGN).mfd $(DESIGN).cxt $(DESIGN).gyd _xmsgs/cpldfit.xmsgs
+OUTFILES_HPREP6=$(DESIGN).jed tmperr.err _xmsgs/hprep6.xmsgs
+OUTFILES_IMPACT_SVF=default.svf _impactbatch.log
+OUTFILES_IMPACT_XSVF=default.xsvf _impactbatch.log
+
+all: default.svf default.xsvf
+
+$(DESIGN).ngc: $(DESIGN).xst $(DESIGN).prj
+	mkdir -p xst/projnav.tmp
+	xst -intstyle ise -ifn $(DESIGN).xst -ofn $(DESIGN).syr
+
+$(DESIGN).ngd: $(DESIGN).ngc $(DESIGN).ucf
+	ngdbuild -intstyle ise -dd _ngo -uc $(DESIGN).ucf -p $(DEVICE)-$(DEVICE_PACKAGE)-$(DEVICE_SPEED) $(DESIGN).ngc $(DESIGN).ngd
+
+$(DESIGN).vm6: $(DESIGN).ngd
+	cpldfit -intstyle ise -p $(DEVICE)-$(DEVICE_SPEED)-$(DEVICE_PACKAGE) -ofmt vhdl -optimize speed -loc on -slew slow -init low -inputs 32 -pterms 36 -unused pullup -terminate float -iostd LVCMOS33 $(DESIGN).ngd
+
+$(DESIGN).jed: $(DESIGN).vm6
+	hprep6 -s IEEE1149 -i $(DESIGN).vm6
+
+default.svf: $(DESIGN).jed batch_svf
+	impact -batch batch_svf
+
+default.xsvf: $(DESIGN).jed batch_xsvf
+	impact -batch batch_xsvf
+
+.PHONY: clean
+
+clean:
+	rm -f $(OUTFILES_XST) $(OUTFILES_NGDBUILD) $(OUTFILES_CPLDFIT) $(OUTFILES_HPREP6) $(OUTFILES_IMPACT_SVF) $(OUTFILES_IMPACT_XSVF)
+	rm -rf xlnx_auto_0_xdb/ _ngo/ _xmsgs/ xst/

firmware/cpld/sgpio_if/batch_svf

@@ -0,0 +1,7 @@
+setMode -bscan
+setCable -port svf -file default.svf
+addDevice -p 1 -file top.jed
+Erase -p 1 
+Program -p 1 -e -v 
+Verify -p 1 
+quit

firmware/cpld/sgpio_if/batch_xsvf

@@ -0,0 +1,7 @@
+setMode -bscan
+setCable -port xsvf -file default.xsvf
+addDevice -p 1 -file top.jed
+Erase -p 1 
+Program -p 1 -e -v 
+Verify -p 1 
+quit

firmware/cpld/sgpio_if/sgpio_if.xise

@@ -43,7 +43,7 @@
     <property xil_pn:name="Case Implementation Style" xil_pn:value="None" xil_pn:valueState="default"/>
     <property xil_pn:name="Clock Enable" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Collapsing Input Limit (4-40)" xil_pn:value="32" xil_pn:valueState="default"/>
-    <property xil_pn:name="Collapsing Pterm Limit (3-56)" xil_pn:value="28" xil_pn:valueState="default"/>
+    <property xil_pn:name="Collapsing Pterm Limit (3-56)" xil_pn:value="36" xil_pn:valueState="default"/>
     <property xil_pn:name="Compile CPLD Simulation Library" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Compile SIMPRIM (Timing) Simulation Library" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Compile UNISIM (Functional) Simulation Library" xil_pn:value="true" xil_pn:valueState="default"/>
@@ -80,9 +80,9 @@
     <property xil_pn:name="Global Tristate Port Name" xil_pn:value="GTS_PORT" xil_pn:valueState="default"/>
     <property xil_pn:name="HDL Equations Style" xil_pn:value="Source" xil_pn:valueState="default"/>
     <property xil_pn:name="Hierarchy Separator" xil_pn:value="/" xil_pn:valueState="default"/>
-    <property xil_pn:name="I/O Voltage Standard" xil_pn:value="LVCMOS18" xil_pn:valueState="default"/>
+    <property xil_pn:name="I/O Voltage Standard" xil_pn:value="LVCMOS33" xil_pn:valueState="non-default"/>
     <property xil_pn:name="ISim UUT Instance Name" xil_pn:value="UUT" xil_pn:valueState="default"/>
-    <property xil_pn:name="Implementation Template" xil_pn:value="Optimize Density" xil_pn:valueState="default"/>
+    <property xil_pn:name="Implementation Template" xil_pn:value="Optimize Speed" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Implementation Top" xil_pn:value="Architecture|top|Behavioral" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Implementation Top File" xil_pn:value="top.vhd" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Implementation Top Instance Path" xil_pn:value="/top" xil_pn:valueState="non-default"/>
@@ -91,7 +91,7 @@
     <property xil_pn:name="Include UNISIM Models in Verilog File" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Include sdf_annotate task in Verilog File" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Incremental Compilation" xil_pn:value="true" xil_pn:valueState="default"/>
-    <property xil_pn:name="Input and tristate I/O Termination Mode" xil_pn:value="Keeper" xil_pn:valueState="default"/>
+    <property xil_pn:name="Input and tristate I/O Termination Mode" xil_pn:value="Float" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Insert Buffers to Prevent Pulse Swallowing" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Instantiation Template Target Language Xps" xil_pn:value="VHDL" xil_pn:valueState="default"/>
     <property xil_pn:name="Keep Hierarchy" xil_pn:value="No" xil_pn:valueState="default"/>
@@ -103,7 +103,7 @@
     <property xil_pn:name="Launch SDK after Export" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Library for Verilog Sources" xil_pn:value="" xil_pn:valueState="default"/>
     <property xil_pn:name="Load glbl" xil_pn:value="true" xil_pn:valueState="default"/>
-    <property xil_pn:name="Logic Optimization" xil_pn:value="Density" xil_pn:valueState="default"/>
+    <property xil_pn:name="Logic Optimization" xil_pn:value="Speed" xil_pn:valueState="default"/>
     <property xil_pn:name="Macro Preserve" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Manual Implementation Compile Order" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Max Fanout" xil_pn:value="100000" xil_pn:valueState="non-default"/>
@@ -131,7 +131,7 @@
     <property xil_pn:name="Other XST Command Line Options" xil_pn:value="" xil_pn:valueState="default"/>
     <property xil_pn:name="Output Extended Identifiers" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Output File Name" xil_pn:value="top" xil_pn:valueState="default"/>
-    <property xil_pn:name="Output Slew Rate" xil_pn:value="Fast" xil_pn:valueState="default"/>
+    <property xil_pn:name="Output Slew Rate" xil_pn:value="Slow" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Overwrite Compiled Libraries" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Package" xil_pn:value="VQ100" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Port to be used" xil_pn:value="Auto - default" xil_pn:valueState="default"/>
@@ -180,7 +180,7 @@
     <property xil_pn:name="Timing Report Format" xil_pn:value="Summary" xil_pn:valueState="default"/>
     <property xil_pn:name="Top-Level Source Type" xil_pn:value="HDL" xil_pn:valueState="default"/>
     <property xil_pn:name="Tristate On Configuration Pulse Width" xil_pn:value="0" xil_pn:valueState="default"/>
-    <property xil_pn:name="Unused I/O Pad Termination Mode" xil_pn:value="Keeper" xil_pn:valueState="default"/>
+    <property xil_pn:name="Unused I/O Pad Termination Mode" xil_pn:value="Pullup" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Use 64-bit PlanAhead on 64-bit Systems" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Custom Project File Behavioral" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Custom Project File Fit" xil_pn:value="false" xil_pn:valueState="default"/>
@@ -194,7 +194,7 @@
     <property xil_pn:name="Use Custom Waveform Configuration File Par" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Custom Waveform Configuration File Translate" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Data Gate" xil_pn:value="true" xil_pn:valueState="default"/>
-    <property xil_pn:name="Use Direct Input for Input Registers" xil_pn:value="true" xil_pn:valueState="default"/>
+    <property xil_pn:name="Use Direct Input for Input Registers" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Global Clocks" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Global Output Enables" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Global Set/Reset" xil_pn:value="true" xil_pn:valueState="default"/>

firmware/cpld/sgpio_if/top.jed

@@ -1,5 +1,5 @@
 Programmer Jedec Bit Map
-Date Extracted: Mon May 15 14:19:25 2017
+Date Extracted: Mon Jan 21 16:17:38 2019
 
 QF25812*
 QP100*
@@ -13,22 +13,22 @@ N DEVICE XC2C64A-7-VQ100*
 Note Block 0 *
 Note Block 0 ZIA *
 L000000 1111111111111111*
-L000016 1111111111111111*
+L000016 1111111011010111*
-L000032 1111111011110011*
+L000032 1111111011010111*
-L000048 1111111111111111*
+L000048 1111111011010111*
-L000064 1111111111111111*
+L000064 1111111011010111*
-L000080 1111111011010111*
+L000080 1111111111111111*
 L000096 1111111111111111*
 L000112 1111111111111111*
-L000128 1111111011010111*
+L000128 1111111111111111*
-L000144 1111111111111111*
+L000144 1111111011010111*
-L000160 1111111111111111*
+L000160 1111111011100111*
 L000176 1111111111111111*
 L000192 1111111111111111*
 L000208 1111111111111111*
-L000224 1111111111111111*
+L000224 1111111011100111*
-L000240 1111111111111111*
+L000240 1111111011110011*
-L000256 1111111111111111*
+L000256 1111111011100111*
 L000272 1111111111111111*
 L000288 1111111111111111*
 L000304 1111111111111111*
@@ -54,8 +54,8 @@ L000608 1111111111111111*
 L000624 1111111111111111*
 
 Note Block 0 PLA AND array *
-L000640 11111111111011111111111111111111111111111111111111111111111111111111111111111111*
+L000640 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
-L000720 11110111111111110111111111111111111111111111111111111111111111111111111111111111*
+L000720 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L000800 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L000880 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L000960 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
@@ -85,35 +85,35 @@ L002800 111111111111111111111111111111111111111111111111111111111111111111111111
 L002880 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L002960 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L003040 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
-L003120 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
+L003120 11111111111111111111111111110111111111111111111111111111111111111111111111111111*
 L003200 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L003280 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
-L003360 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
+L003360 11011111111111111111111111111111111111111111111111111111111111111111111111111111*
 L003440 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L003520 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
-L003600 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
+L003600 11110111111111111111111111111111111111111111111111111111111111111111111111111111*
 L003680 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
 L003760 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
-L003840 11111111111111111111111111111111111111111111111111111111111111111111111111111111*
+L003840 11111111011111111111111111111111111111111111111111111111111111111111111111111111*
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 Note Block 2 PLA OR array *
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 Note Block 2 I/O Macrocell Configuration 27 bits *
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+L019263 000101111000010101001000011*
-L019290 000101111000011101001000111*
+L019290 000101111000010101001000011*
-L019317 000101111000011101001000111*
+L019317 000101111000010101001000011*
 
 Note Block 3 *
 Note Block 3 ZIA *
@@ -705,14 +705,14 @@ L025344 1111111111111111*
 
 Note Block 3 I/O Macrocell Configuration 27 bits *
 N Aclk ClkOp Clk:2 ClkFreq R:2 P:2 RegMod:2 INz:2 FB:2 InReg St XorIn:2 RegCom Oe:4 Tm Slw Pu*
-L025360 000001111000011100011111100*
+L025360 000101111001110000011111001*
-L025387 000001111000011100011111100*
+L025387 000101111001110000011111001*
-L025414 000001111000011100011111100*
+L025414 000101111001110000011111001*
-L025441 000001111000011100011111100*
+L025441 000101111001110000011111001*
-L025468 000001111000011100011111100*
+L025468 000101111001110000011111001*
-L025495 000001111000011100011111100*
+L025495 000101111001110000011111001*
-L025522 000001111000011100011111100*
+L025522 000101111001110000011111001*
-L025549 000001111000011100011111100*
+L025549 000101111001110000011111001*
 L025576 000001111001111110011111100*
 L025603 000001111001111110011111100*
 L025630 000001111001111110011111100*
@@ -733,13 +733,13 @@ Note Global OE Mux *
 L025797 11111111*
 
 Note Global Termination *
-L025805 0*
+L025805 1*
 
 Note Input Voltage Standard for IOB *
-L025806 1*
+L025806 0*
 
 Note Output Voltage Standard for IOB *
-L025807 1*
+L025807 0*
 
 Note I/O Bank 0 Vcci *
 L025808 0*
@@ -753,5 +753,5 @@ L025810 0*
 Note I/O Bank 1 Vcco *
 L025811 0*
 
-C0AA8*
+C035D*
-AABC
+AA97

firmware/cpld/sgpio_if/top.ucf

@@ -29,41 +29,41 @@ TIMEGRP "to_host" OFFSET = OUT 20 ns AFTER "CODEC_X2_CLK";
 #PACE: Start of Constraints generated by PACE
 
 #PACE: Start of PACE I/O Pin Assignments
-NET "CODEC_CLK"  LOC = "P23" | IOSTANDARD = LVCMOS33 ; 
+NET "CODEC_CLK"  LOC = "P23" ; 
-NET "CODEC_X2_CLK"  LOC = "P27" | IOSTANDARD = LVCMOS33 ; 
+NET "CODEC_X2_CLK"  LOC = "P27" ; 
-NET "DA<0>"  LOC = "P43" | IOSTANDARD = LVCMOS33 ; 
+NET "DA<0>"  LOC = "P43" ; 
-NET "DA<1>"  LOC = "P42" | IOSTANDARD = LVCMOS33 ; 
+NET "DA<1>"  LOC = "P42" ; 
-NET "DA<2>"  LOC = "P41" | IOSTANDARD = LVCMOS33 ; 
+NET "DA<2>"  LOC = "P41" ; 
-NET "DA<3>"  LOC = "P40" | IOSTANDARD = LVCMOS33 ; 
+NET "DA<3>"  LOC = "P40" ; 
-NET "DA<4>"  LOC = "P39" | IOSTANDARD = LVCMOS33 ; 
+NET "DA<4>"  LOC = "P39" ; 
-NET "DA<5>"  LOC = "P37" | IOSTANDARD = LVCMOS33 ; 
+NET "DA<5>"  LOC = "P37" ; 
-NET "DA<6>"  LOC = "P36" | IOSTANDARD = LVCMOS33 ; 
+NET "DA<6>"  LOC = "P36" ; 
-NET "DA<7>"  LOC = "P35" | IOSTANDARD = LVCMOS33 ; 
+NET "DA<7>"  LOC = "P35" ; 
-NET "DD<0>"  LOC = "P34" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "DD<0>"  LOC = "P34" ; 
-NET "DD<1>"  LOC = "P33" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "DD<1>"  LOC = "P33" ; 
-NET "DD<2>"  LOC = "P32" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "DD<2>"  LOC = "P32" ; 
-NET "DD<3>"  LOC = "P30" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "DD<3>"  LOC = "P30" ; 
-NET "DD<4>"  LOC = "P29" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "DD<4>"  LOC = "P29" ; 
-NET "DD<5>"  LOC = "P28" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "DD<5>"  LOC = "P28" ; 
-NET "DD<6>"  LOC = "P24" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "DD<6>"  LOC = "P24" ; 
-NET "DD<7>"  LOC = "P19" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "DD<7>"  LOC = "P19" ; 
-NET "DD<8>"  LOC = "P18" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "DD<8>"  LOC = "P18" ; 
-NET "DD<9>"  LOC = "P17" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "DD<9>"  LOC = "P17" ; 
-NET "HOST_CAPTURE"  LOC = "P91" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "HOST_CAPTURE"  LOC = "P91" ; 
-NET "HOST_DATA<0>"  LOC = "P89" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "HOST_DATA<0>"  LOC = "P89" ; 
-NET "HOST_DATA<1>"  LOC = "P79" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "HOST_DATA<1>"  LOC = "P79" ; 
-NET "HOST_DATA<2>"  LOC = "P74" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "HOST_DATA<2>"  LOC = "P74" ; 
-NET "HOST_DATA<3>"  LOC = "P72" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "HOST_DATA<3>"  LOC = "P72" ; 
-NET "HOST_DATA<4>"  LOC = "P67" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "HOST_DATA<4>"  LOC = "P67" ; 
-NET "HOST_DATA<5>"  LOC = "P64" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "HOST_DATA<5>"  LOC = "P64" ; 
-NET "HOST_DATA<6>"  LOC = "P61" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "HOST_DATA<6>"  LOC = "P61" ; 
-NET "HOST_DATA<7>"  LOC = "P77" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "HOST_DATA<7>"  LOC = "P77" ; 
-NET "HOST_DIRECTION"  LOC = "P71" | IOSTANDARD = LVCMOS33 ; 
+NET "HOST_DIRECTION"  LOC = "P71" ; 
-NET "HOST_DISABLE"  LOC = "P76" | IOSTANDARD = LVCMOS33 ; 
+NET "HOST_DISABLE"  LOC = "P76" ; 
-NET "HOST_Q_INVERT"  LOC = "P70" | IOSTANDARD = LVCMOS33 ;
+NET "HOST_Q_INVERT"  LOC = "P70" ;
-NET "HOST_SYNC_EN" LOC = "P90" | IOSTANDARD = LVCMOS33 ; 
+NET "HOST_SYNC_EN" LOC = "P90" ; 
-NET "HOST_SYNC"  LOC = "P55" | IOSTANDARD = LVCMOS33; 
+NET "HOST_SYNC"  LOC = "P55" | PULLUP ; 
-NET "HOST_SYNC_CMD"  LOC = "P56" | IOSTANDARD = LVCMOS33  | SLEW = SLOW ; 
+NET "HOST_SYNC_CMD"  LOC = "P56" ; 
 
 #PACE: Start of PACE Area Constraints
 

firmware/cpld/sgpio_if/top.vhd

@@ -47,7 +47,8 @@ entity top is
 end top;
 
 architecture Behavioral of top is
-    signal codec_clk_i : std_logic;
+    signal codec_clk_rx_i : std_logic;
+    signal codec_clk_tx_i : std_logic;
     signal adc_data_i : std_logic_vector(7 downto 0);
     signal dac_data_o : std_logic_vector(9 downto 0);
 
@@ -75,14 +76,11 @@ begin
     ------------------------------------------------
     -- Codec interface
     
-    adc_data_i <= DA(7 downto 0);    
     DD(9 downto 0) <= dac_data_o;
     
     ------------------------------------------------
     -- Clocks
     
-    codec_clk_i <= CODEC_CLK;
-    
     BUFG_host : BUFG
     port map (
         O => host_clk_i,
@@ -94,7 +92,6 @@ begin
     
     HOST_DATA <= data_to_host_o when transfer_direction_i = from_adc
                                 else (others => 'Z');
-    data_from_host_i <= HOST_DATA;
 
     HOST_CAPTURE <= host_data_capture_o;
 	 host_sync_enable <= HOST_SYNC_EN;
@@ -109,12 +106,15 @@ begin
         
     q_invert <= HOST_Q_INVERT;
     rx_q_invert_mask <= X"80" when q_invert = '1' else X"7f";
-    tx_q_invert_mask <= X"7F" when q_invert = '1' else X"80";
+    tx_q_invert_mask <= X"7f" when q_invert = '1' else X"80";
     
     process(host_clk_i)
     begin
         if rising_edge(host_clk_i) then
-            if codec_clk_i = '1' then
+            codec_clk_rx_i <= CODEC_CLK;
+            adc_data_i <= DA(7 downto 0);
+            if (transfer_direction_i = from_adc) then
+                if codec_clk_rx_i = '1' then
                     -- I: non-inverted between MAX2837 and MAX5864
                     data_to_host_o <= adc_data_i xor X"80";
                 else
@@ -122,13 +122,16 @@ begin
                     data_to_host_o <= adc_data_i xor rx_q_invert_mask;
                 end if;
             end if;
+        end if;
     end process;
     
     process(host_clk_i)
     begin
-        if rising_edge(host_clk_i) then
+        if falling_edge(host_clk_i) then
+            codec_clk_tx_i <= CODEC_CLK;
+            data_from_host_i <= HOST_DATA;
             if transfer_direction_i = to_dac then
-                if codec_clk_i = '1' then
+                if codec_clk_tx_i = '1' then
                     dac_data_o <= (data_from_host_i xor tx_q_invert_mask) & tx_q_invert_mask(0) & tx_q_invert_mask(0);
                 else
                     dac_data_o <= (data_from_host_i xor X"80") & "00";
@@ -155,11 +158,11 @@ begin
     begin
         if rising_edge(host_clk_i) then
             if transfer_direction_i = to_dac then
-                if codec_clk_i = '1' then
+                if codec_clk_tx_i = '1' then
                     host_data_capture_o <= host_data_enable_i and (host_sync_latched or not host_sync_enable);
                 end if;
             else
-                if codec_clk_i = '0' then
+                if codec_clk_rx_i = '1' then
                     host_data_capture_o <= host_data_enable_i and (host_sync_latched or not host_sync_enable);
                 end if; 
             end if;